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VHDL中的信号与变量维普资讯 http://www.cqvip.com
第３ ２卷第 １ １ 期
２ ０ ０ ６年 １ １月
电 字 工 暖 师
ＥＬ Ｅ Ｃ Ｔ ＲＯＮＩ Ｃ Ｅ ＮＧＩ ＮＥ Ｅ Ｒ
Ｖ（ ） １ ． ３ ２ Ｎ ０ ． １ ｌ Ｎ Ｏ Ｖ ．２ ｏ ０ ６
Ｖ ＨＤ Ｌ 中的信 号 与变 量
杨 丹
（ 东南大学无线电工程 系， 江苏省南京市 ２ １ ０ ０ ９ ６ ） 摘 要： 探讨 了在使用 Ｖ Ｈ Ｄ Ｌ （ 甚高速集成电路描述语言） 进行数 字电路设计时， 如何设置数字电 路设计中的数据对 象的若干 问题。在简单介绍 Ｖ Ｈ Ｄ Ｌ的发展后给出 Ｖ Ｈ Ｄ Ｌ的数据 对象（ 常量、 信号和 变量） 一些基本概念的基础上 ， 重点阐述 了 Ｖ Ｈ Ｄ Ｌ设计 中的信号与变量这两个极 易混淆的数据对象在
使 用上 的 区别 ， 并 通过 若干相 似 实例 程序 的仿 真 波形 图显 示这 一 区别 ； 最后 给 出了应 用 Ｖ ＨＤ Ｌ进 行设
计 过程 中应 注意 的 问题 。
关键 词 ： Ｖ ＨＤ Ｌ ； 信号 ； 变量
中图分类 号 ： Ｔ Ｐ ３ ｌ ２
０ 引 言
Ｖ Ｈ Ｄ Ｌ （ 甚 高速集成电路描述语 占） 是一种具有强 大行为描述能力的语 言 ， 是系统没计领域最佳的硬件 描述语 言， 用Ｖ Ｈ Ｄ Ｌ设计数 字电路 ， 町以把 复杂的 电 路系统视为一个模块 ， 对应一个设计实体。Ｖ Ｈ Ｄ Ｌ是 为了满足逻辑设计过程 ｆ １ 的各种需求而设计 的， 可以 用来描述逻辑设计的结构， 比如逻辑设 汁中有多少个 子逻辑 ， 而这些 子 逻 辑 又是 如 何 连 接 的 。此 外 ， Ｖ Ｈ Ｄ Ｌ 并 ｆ ． 分关心一个具体逻辑是靠何种方式
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