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erilog简明教程+Maxplus使用仿真

资料介绍
Verilog简明教程+Maxplus使用仿真Verilog 设计结构
设计方法 模块 端口 模块实例引用 数据结构

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3.1 设计方法
① 由下而上(Bottom-up)
子模块11 模块1 子模块12 顶层模块 子模块21 模块2 子模块22
2

3.1 设计方法
② 由上而下(Top-down)
子模块11 模块1 子模块12 顶层模块 子模块21 模块2 子模块22
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3.2 模块
语法: module <模块名> (输入/输出列表); <输入/输出名称声明> …... <模块内部结构> …... endmodule
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3.2 模块
例3-1 模块声明 module nand2 (a, b, c); input a, b; //输入端口声明 output n; //输出端口声明 wire out_and; assign out_and = a & b; assign n = ~out_and; endmodule
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3.3 端口
端口:模块与外界沟通的输入/输出连接。
d q

clk reset

module dff (d, clk, reset, q); input d, clk, reset; output q; reg q; ......... endmodule
6

3.3 端口
例3-2 D触发器模块
din clk q

//filename: dff.v module dff (din, clk, q); input din, clk; output q; reg q; always @ (posedge clk) q = din; endmodule

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3.3 端口
例3-3 2-1多路选择器 //filename: mux2_1 module mux2_1 (a, b, s, dout); input a, b, s; output do……
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