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FPGA设计中关键问题的研究集成电路应用
!"#$ 设计中关键问题的研究
陕西省西安电子科技大学综合业务网国家重点实验室（ H&##H& ） 李 刚 强 田 斌 易 克 初
要 ： 介 绍 了 S0C> 的 一 般 设 计 流 程 ； 指 出 了 S0C> 设 计 中 的 几 个 重 点 、 难点问题， 主要包括时 钟设计、 延时设计和同步设计中遇到的问题以及电路中毛刺信号的产生机理和消除； 结合作者的经 验和体会， 分析了问题产生的原因并给出解决方案和相关设计技巧。 关 键 词 ： S0C> 时钟设计 同步设计 延时设计 毛刺消除 摘
随 着 S0C> （ 容量、 功 S@2;D 04:P4A==AF;2 CA72 >44AR ） 能以及可靠性的提高， 其在现代数字通信系统中的应用 日 渐 广 泛 。 采 用 S0C> 设 计 数 字 电 路 已 经 成 为 数 字 电 路 系 统 领 域 的 主 要 设 计 方 式 之 一 W &X 。 在 信 号 的 处 理 和 整 个 系统的控制中， 提高 S0C> 不 但 能 大 大 缩 减 电 路 的 体 积 ， 电路的稳定性， 而且其先进的开发工具使整个系统的设 计 调 试 周 期 大 大 缩 短 W "Y$X 。本 文 结 合 作 者 的 经 验 和 体 会 ， 指 出 S0C> 设 计 中 的 一 些 难 点 问 题 ， 分 析 问 题 产 生 的 原 因 并 给 出 解 决 方 案 ， 有 利 于 S0C> 设 计 者 少 走 弯 路 ， 在 较 短 的 时 间 内 掌 握 S0C> 设 计 技 术 。
钟等几种类型。
0(+(+ 全 局 时 钟
全局时钟或同步时钟是最简单、可靠的时钟。在
S0C> 设 计 中 时 钟 的 最 好 解 决 方 案 是 ： 由 专 用 的 全 局 时
钟输入引脚驱动的单个主时钟去钟控设计中的每一个 时序器件
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