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FPGA_CPLD同步设计若干问题浅析《自动化与仪器仪表》 　 2006 年第 4 期 ( 总第 126 期)

F P GA/ CPL D 同步设计若干问题浅析
彭俊峰 , 宋家友 , 崔建华 ( 郑州大学信息工程学院 , 郑州 450052 ) 摘　 要 : 针对 FP GA/ CPLD 同步设计过程中一些容易被忽视的问题进行了研究 , 分析了问题产 生的原因 、对可靠性的影响 , 并给出了解决方案 。 关键词 : FP GA/ CPLD ; 同步设计 ; 时钟 ; 亚稳态 Abstract : This paper is focused o n so me easy neglected p ro blems in synchro no us design for FP2 GA/ CPLD , analyzing t he reaso ns and it ’ s influences o n reliabilit y , and giving t he solutio ns. Key words : FP GA/ CPLD ; Synchro no us design ; Clock ; Metastable state 中图分类号 : TP332 ・ 1 　　 文献标识码 :B 　　 文章编号 :1001 - 9227 ( 2006) 04 - 0083 - 03
0　 引　 言

利用 FP GA/ CPLD 实现数 字系 统电 路设 计时 , 如何设计出可读性强 、重复利用率高 、工作稳定可靠 的器件 , 以使其适合不同芯片制造商的加工处理过 程 , 并且能够在系统寿命年限期内连续可靠的工作 , 是设计师不断追求的目标 。对于同步设计中常见的问 题 , 诸如全局时钟的使用 、门控时钟的设计 、毛刺的 产生与消除等 , 已有大量的研究 。本文主要针对设计 中一些容易被忽视的重要问题作些简单讨论 。
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