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规范~(免费)

资料介绍
verilog 代码编写规范
Verilog代码编写规范,大家可以借鉴一下[pic]
一. 强调Verilog代码编写风格的必要性。
强调Verilog代码编写规范,经常是一个不太受欢迎的话题,但却是非常有必要的。
每个代码编写者都有自己的编写习惯,而且都喜欢按照自己的习惯去编写代码。与自己
编写风格相近的代码,阅读起来容易接受和理解。相反和自己编写风格差别较大的代码
,阅读和接受起来就困难一些。
曾有编程大师总结说,一个优秀的程序员,能维护的代码长度大约在1万行数量级。代码
的整洁程度,很大程度上影响着代码的维护难度。
遵循代码编写规范书写的代码,很容易阅读、理解、维护、修改、跟踪调试、整理文档
。相反代码编写风格随意的代码,通常晦涩、凌乱,会给开发者本人的调试、修改工作
带来困难,也会给合作者带来很大麻烦。
(实际上英文Coding Style有另一层涵义,更偏重的是,某一个电路,用那一种形式的
语言描述,才能将电路描述得更准确,综合以后产生的电路更合理。本文更偏重的是,
编写Verilog代码时的书写习惯。)


二. 强调编写规范的宗旨。
缩小篇幅
提高整洁度
便于跟踪、分析、调试
增强可读性,帮助阅读者理解
标签:verilog代码编写规范
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