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Verilog HDL练习题第十章．设计练习进阶　

设计练习进阶　
　 前言：　 　 在前面九章学习的基础上，　通过本章十个阶段的练习，一定能逐步掌握 Ｖｅｒｉｌｏｇ　ＨＤＬ 设计的 要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后 仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数 字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法 现象和掌握高级的 Ｖｅｒｉｌｏｇ　ＨＤＬ 系统任务，以及与 Ｃ 语言模块接口的方法（即 ＰＬＩ） ，这些已 超出的本书的范围。有兴趣的同学可以阅读 Ｖｅｒｉｌｏｇ 语法参考资料和有关文献，自己学习， 我们将在下一本书中介绍 Ｖｅｒｉｌｏｇ 较高级的用法。　 　 　

练习一．简单的组合逻辑设计　
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 目的：　掌握基本组合逻辑电路的实现方法。　　　　　 　 　　　　这是一个可综合的数据比较器，很容易看出它的功能是比较数据 ａ 与数据 ｂ，如果两个 数据相同， 则给出结果 １， 否则给出结果 ０。 在 Ｖｅｒｉｌｏｇ　ＨＤＬ 中， 描述组合逻辑时常使用 ａｓｓｉｇｎ 结构。注意 ｅｑｕａｌ＝（ａ＝＝ｂ）？１：０，这是一种在组合逻辑实现分支判断时常使用的格式。　 　 模块源代码：　 ／／－－－－－－－－－－－－－－－　ｃｏｍｐａｒｅ．ｖ　－－－－－－－－－－－－－－－－－　 ｍｏｄｕｌｅ　ｃｏｍｐａｒｅ（ｅｑｕａｌ，ａ，ｂ）；　 ｉｎｐｕｔ　ａ，ｂ；　 ｏｕｔｐｕｔ　ｅｑｕａｌ；　 　　　ａｓｓｉｇｎ　　ｅｑｕａｌ＝（ａ＝＝ｂ）？１：０；　／／ａ 等于 ｂ 时，ｅｑｕａｌ 输出为 １；ａ 不等于 ｂ 时，