高速设计中的信号完整性问题

高速设计中的信号完整性问题
（一）、电子系统设计所面临的挑战
　　随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以
上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前
约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。
　　当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到
120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此
，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速
电路设计师的设计技术，才能实现设计过程的可控性。
（二）、什么是高速电路
　　通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率
之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。

　　实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下
降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延
时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。

    信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收
端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反
射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达
驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
（三）、高速信号的确定
　　上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动
端的信号上升时间？ 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传
播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时