手机数字基带处理芯片中的静态时序分析

手机数字基带处理芯片中的静态时序分析
手机数字基带处理芯片中的静态时序分析
1.引言
　　随着深亚微米技术的发展，数字电路的规模已经发展到上百万门甚至上千万门。工
艺也从几十um提高到65nm甚至45nm。这样的电路规模做验证的时间在整个芯片的开发周
期所占的比例会越来越重。通常，在做验证的时候，我们都会采用动态验证的方法。现
在，用静态验证方法（STA Static Timing
Analysis），不仅能够完成验证的工作，而且还能大大节省验证所需要的时间。静态时
序分析简称它提供了一种针对大规模门级电路进行时序验证的有效方法。静态时序分析
是相对于动态时序分析而言的。动态时序分析时不可能产生完备的测试向量，覆盖门级
网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问
题；而静态时序分析，可以方便地显示出全部路径的时序关系，因此逐步成为集成电路
设计签字认可的标准。
　　2.静态时序分析工作原理
　　本文以Synopsys公司的Prime Time
SI作为时序分析的工具，介绍静态时序分析的工作原理。Prime
Time把整个设计电路打散成从主要的输入端口到电路触发器、从触发器到触发器、从触
发器到主要输出端口、从主要的输出端口到主要的输出端口、四种类型的时序路径，分
析不同路径的时序信息，得到建立时间（setup time）和保持时间（hold
time）的计算结果。而Prime time SI又在Prime
time的基础上加入串扰分析（Crosstalk
analysis）。串扰是由两个或者多个物理相邻连线之间的容性交叉耦合（capacitive
cross-
coupling）产生的相互作用。随着工艺越来越进步，在130nm或者90nm的工艺下，串扰的
影响已经变得与单元延迟和线延迟一样重要。
　　2.1 时序路径的分析
　　整个电路的静态时序分析都是由时序路径分析组成。时