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静态时序分析(Static Timing Analysis)基础及应用

资料介绍
静态时序分析(Static Timing Analysis)基础及应用
静态时序分析(Static Timing Analysis)基础及应用

◎陈麒旭

前言

在制程进入深次微米世代之后,芯片(IC)设计的高复杂度及系统单芯片(SOC)
设计方式兴起。此一趋势使得如何确保 IC 质量成为今日所有设计从业人员不得不面临
之重大课题。静态时序分析(Static Timing Analysis 简称 STA)经由完整的分析方式
判断 IC 是否能够在使用者的时序环境下正常工作,对确保 IC 质量之课题,提供一个不
错的解决方案。然而,对于许多 IC 设计者而言,STA 是个既熟悉却又陌生的名词。本
文将力求以简单叙述及图例说明的方式,对 STA 的基础概念及其在 IC 设计流程中的应
用做详尽的介绍。

什么是 STA?

STA 的简单定义如下:套用特定的时序模型(Timing Model),针对特定电路分析
其是否违反设计者给定的时序限制(Timing Constraint)。以分析的方式区分,可分
为 Path-Based 及 Block-Based 两种。




先来看看 Path-Based 这种分析方式。如图一所示,信号从 A 点及 B 点输入,经由
4 个逻辑闸组成的电路到达输出 Y 点。套用的 Timing Model 标示在各逻辑闸上,对于
所 有 输 入 端 到 输 出 端 都 可 以 找 到 相 对 应 的 延 迟 时 间 。 而 使 用 者 给 定 的 Timing
Constraint 为:

1. 信号 A 到达电路输入端的时间点为 2(AT=2,AT 为 Arrival Time)。

2. 信号 B 到达电路输入端的时间点为 5(AT=5)。

3. 信号必须在时间点 10 之前到达输出端 Y(RT=10,RT 为 Req……
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