FPGA 工程师面试试题集锦

FPGA工程师面试试题集锦FPGA 工程师面试试题集锦 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 4、什么是 Setup 和 Holdup 时间？（汉王笔试） 5、setup 和 holdup 时间,区别.（南山之桥） 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。 （未知） 7 、解释 setup 和 hold time violation ，画图说明，并说明解决办法。 （威盛 VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的 时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是建立时间 -Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一 个时钟上升沿， 数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后， 数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间 （Hold time） 。 建立时间是指在时钟边沿前， 数据信 号 需要保持不变的时间。 保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。 如果不 满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastab