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基于VERILOG的高效验证平台的研究及应用

资料介绍
基于VERILOG的一种高效验证平台的研究及应用2006 年第 23 卷 第 1 期

微电子学与计算机

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基于 Ver ilog 的一种高效验证平台的研究及应用
董玲 1 张松 1 于宗光 1, 2 陶建中 1, 2
( 1 江南大学 , 江苏 无锡 214122 ) ( 2 中国电子科技集团公司第 58 研究所 , 江苏 无锡 214036 ) 摘 组成、 关键设计技术及 优 化 几 个 方 面 的 问 题 , 并 在 此 基 础 上 用 要 : 文章讨论了基于 Verilog 验证平台的功能、

Verilog HDL 建立了高效的自检查验证平台 , 实现了被测模型的输出与期望输出的自动比较。
关键词 : 验证平台 , 自检查 , Verilog HDL, 结构优化 中图法分类号 : TN407 文献标识码 : A 文章编号 : 1000- 7180 ( 2006 ) 01- 055- 05

Resear ch and Application of an Efficient Testbench Based on Ver ilog
DONG Ling1, ZHANG Song1, YU Zong-guang1,2, TAO Jian-zhong1,2
( 1 Southern Yangzte University, Wuxi 214122 China ) ( 2 The 58th Research Institute of China Electronics Technology Group Corporation, Wuxi 214036 China)

Abstr act: : Functions, constructs, critical design techniques and optimizations of the Verilog- based testbench were intro-

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