FPGA芯片中边界扫描电路的设计实现

FPGA芯片中边界扫描电路的设计实现第 33 卷 Vol.33

第 13 期 No.13

计 算 机 工 程 Computer Engineering
文章编号：1000―3428(2007)13―0251―04 文献标识码：A

2007 年 7 月 July 2007
中图分类号：TP368.2

工程应用技术与实现

FPGA 芯片中边界扫描电路的设计实现
于 薇，来金梅，孙承绶，童家榕
(复旦大学专用集成电路国家重点实验室，上海 201203) 摘 要：应用在 FPGA 芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供 JTAG 下载方式。FPGA 芯片的规模越 来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出 了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界 扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后 的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了 20 倍左右。 关键词：边界扫描；现场可编程门阵列；时钟偏差；板级测试

Design and Realization of Boundary-scan Test Circuit for FPGA’s Chip
YU Wei, LAI Jinmei, SUN Chengshou, TONG Jiarong (State Key Lab of ASIC & Systems, Fudan University, Shanghai 200433)
【Abstract】The boundary scan circuit (BSC) applied in the FPGA chip focuses on the