麻省理工学院数字系统导论3

麻省理工学院数字系统导论处36.111演讲#3

74LS00的简化图（在 一个’00里边有四个门） 注意多发射极输入 推挽输出

输入 输出

与非门是基本的模块

电流的规定方向

74LS00的电流(mA)
低电平输出的容量 高电平输出的容量 低电平输入要求 高电平输入要求

IIH

这些是典型值，如果有疑问要查数据表： 有许多例外

TTL电压范围
这些很重要！有效的输入和输出 值在显示的范围内。 注意对于不 同的部件和 工具，真的 转换阈值是 不同的－如 果有怀疑的 话请使用示 波器。

允许的 高电平输入

有保障的 输出高电平

“噪声容限”

允许的 输入低电平

有保障的输出低电 平

推挽输出 （对TTL是常见的）

推拉输出 能拉动开关中 大的尖峰电流

一些输出是集电极开路 的：需要上拉电阻。 速度由Rext和外部以及结 电容影响。 集电极开路门可以连在一 起，成为“线与”。 这就是一个“总线”，可以被 多于一个输入源驱动。 你不能对推挽输出采用这个办法！

反馈产生“状态”
注意这里两个“状态” 之一有效（X=0,Y=1或 者X=1,Y=0）

在实验室里试验一下 这是做什么的？

“状态”意味着存储――这就是我们如何保存信息

S-R锁存器（74LS279）

两个都工作！ （保持状态） 问题：如果 和 都同时从0变到1 会怎么样？ 你可以用与非门构造，但是有一个包，是MSI版本的。 问题：如果用或非门构造会发生什么？

D锁存器（74LS373是有三态的八进制的锁存器）

锁存器就是跟随和保持：

“锁存器”是一个重要的概念：它的输入由“门”控制，当“门” 从高电平到低电平的时候，器件为保持状态。 问题：如果输入和门的状态改变几乎同时变化会怎么样？

三态逻辑中有关锁存器的问题：

这将做什么我们想要的？

锁存器类型逻辑的信号传播是一个争论焦点。 在一